Обязанности:1. Разработка отдельных блоков и подсистем проекта на VHDL/Verilog;2. Разработка функциональных тестов;3. Разработка документации на свой дизайн;4. Портирование и отладка своего кода на FPGA прототипе;5. Разработка проектных ограничений (SDC/XDC). Требования:1. Опыт работы 1-5 лет;2. Уверенное знание одного из HDL VHDL/Verilog (VHDL предпочтителен) и базовые навыки во втором;3. Опыт работы с коммерческими RTL-симуляторами;4. Знание английского достаточные для чтения документации;5. Опыт разработки на FPGA/ASIC (ASIC предпочтителен);6. Базовые навыки написания скриптов;7. Опыт разработки сложных периферийных блоков/блоков процессора/внутренних шин;8. Высшее техническое/естественнонаучное образование (возможно незаконченное). Желательно:1. Опыт разработки SoC;2. Знакомство с каким-либо RISC-ядром;3. Знакомство с UVM;4. Базовые навыки программирования на Си/Си++;5. Опыт работы со сложными покупными IP (DDR, PCIe, 10GE);6. Опыт участия в Open Source RTL-разработке. Условия:1. Гибкий график работы в удобное время пн-пт в диапазоне с 8:00 до 20:00;2. Заработная плата 110 000 - 150 000 рублей в месяц (на полную ставку, на руки) по результатам собеседования;3. Возможность дальнейшего профессионального развития и роста по результатам работы;4. Если время до работы >45 мин., оплата времени в дороге;5. Дополнительные квартальные премии;6. Чай/кофе, печеньки, корпоративные обеды.
Адрес
Москва