29.04.2022 08:14
Старший инженер-разработчик цифровых схем (ASIC)
По договоренности
29.04.2022 08:14
Ваши будущие задачи: Разработка составляющих компонент SoC. Для нас важно: Навыки разработки RTL (Verilog / System Verilog, и т.п.); Навыки проведения/сопровождения тестирования RTL (составление первичного TЗ, знакомство с верификацией); Создание SDC, для существующего RTL; Логический синтез RTL (RTL Compiler \ Design Compiler, и т.п.); Анализ PPA для оценки результатов логического синтеза; Опыт сопровождения синтеза топологии собственных блоков; Английский язык - технический (способность работать с документацией). Мы предлагаем: Работа в быстро развивающейся российской компании с целым спектром интересных задач; Возможности карьерного роста и постоянное развитие (скучно точно не будет!); Отличная ДМС со стоматологией и вызовом скорой помощи до 30 км за МКАД; Льготное страхование членов семей (покупку полиса по корпоративной цене).
Адрес
Зеленоград