Обязанности: разработка тестового окружения на языке SystemVerilog, в том числе с использованием UVM, для проведения функциональной верификации RTL-модулей для FPGA (основные направления - различные интерфейсы передачи данных, ЦОС); разработка и оформление документации в соответствии с корпоративными стандартами: требований к тестовому окружению, плана верификации, отчета верификации; проведение верификации в среде Mentor Graphics Questa; Требования: знание основ цифровой схемотехники; знание SystemVerilog; знание методологии UVM; знание Mentor Graphics Questa® Advanced Simulator; уровень английского достаточный для свободного чтения технической документации; высшее техническое образование; опыт работы по указанной или смежной специальности не менее 3-х лет. Пожелания: умение работать с системами управления версиями Git,Subversion; знание основ цифровой обработки данных; умение работать в среде Matlab Simulink; опыт работы по КТ-254. Условия: Работа в Зеленоградском офисе. Зарплата от 150.000 р, зарплатная вилка обсуждается на собеседовании индивидуально с успешным кандидатом. Гибкий график Белая и стабильная зарплата (ТК РФ). ДМС после испытательного срока (3м). Возможность обучения за счет компании Современный уютный офис Дружный коллектив профессионалов Интересные рабочие проекты
Адрес
Зеленоград