Мы ищем: Стажера в отдел верификации и системного моделирования. Что предстоит делать: Проводить функциональную верификацию в смешанном моделировании разрабатываемых проектов на базе АЦ БМК в САПР Cadence; Разрабатывать на SystemVerilog тестовые окружения; Разрабатывать RNM модели на SystemVerilog/Verilog-AMS аналого-цифровых схем; Составление отчета о состоянии верификации проекта. Что требуется: Высшее (неполное высшее) образование; Понимание принципов функционирования аналоговых и цифровых схем. Дополнительно приветствуется: Умение читать англоязычную техническую документацию; Опыт верификации аналого-цифровых схем; Опыт работы с микроконтроллерами; Знание языка SystemVerilog/Verilog-AMS; Навыки программирования на Bash, Python, C/C++/ Что мы предлагаем: Бронирование на время работы на предприятии; Достойную заработную плату (обсуждается индивидуально и зависит от опыта и квалификации соискателя); Оформление и социальные гарантии согласно ТК РФ; Гибкий график работы (рассмотрим возможность работы на 0,8 ставки) и современный офис в Зеленограде; Премии по результатам реализации проектов; Корпоративные мероприятия; Компенсацию абонементов в фитнес-клубы, бассейны.
Адрес
Зеленоград